Verilog数字系统设计与FPGA应用

第1章 绪论

1.1 集成电路设计技术的发展

1.2 Verilog HDL和VHDL

1.2.1 Verilog HDL和VHDL的发展历史

1.2.2 Verilog HDL和VHDL的比较

1.3 FPGA／CPLD简介

1.3.1 可编程逻辑器件的发展历史

1.3.2 PAL／GAL

1.3.3 CPLD

1.3.4 FPGA

1.3.5 CPLD与FPGA的区别

1.3.6 SOPC

习题1

第2章 Verilog HDL 基础

2.1 Verilog HDL的基本单元——模块

2.1.1 简单Verilog HDL程序实例

2.1.2 Verilog HDL程序的基本结构

2.1.3 逻辑功能描述

2.2 Verilog HDL基本语法

2.2.1 词法规定

2.2.2 常量及其表示

2.2.3 变量的数据类型

2.3 运算符及表达式

2.3.1 算术运算符

2.3.2 位运算符

2.3.3 缩位运算符

2.3.4 关系运算符

2.3.5 等式运算符

2.3.6 逻辑运算符

2.3.7 移位运算符

2.3.8 位拼接运算符

2.3.9条件运算符

2.3.10 优先级别

2.4 过程语句

2.4.1 initial语句

2.4.2 always语句

2.5 块语句

2.5.1 串行块beginend

2.5.2 并行块fork—join

2.6 赋值语句

2.6.1 连续赋值

2.6.2 过程赋值

2.7 条件语句

2.7.1 if—else语句

2.7.2 case语句

2.7.3 条件的描述完备性

2.8 循环语句

2.8.1 forever语句

2.8.2 repeat语句

2.8.3 while语句

2.8.4 for语句

2.8.5 disable 语句

2.9 task和function说明语句

2.9.1 task说明语句

2.9.2 function说明语句

2.9.3 task和function说明语句的不同点

2.10 编译向导

2.10.1 宏定义语句｀define

2.10.2 文件包含语句｀include

2.10.3 条件编译命令｀ifdef、｀else、｀endif

2.10.4 时间尺度命令｀timescale

2.11 Verilog HDL设计举例

2.11.1 组合逻辑电路描述

2.11.2 时序逻辑电路

2.12小结

习题2

第3章 Verilog HDL常用的建模方式

3.1 Verilog HDL常用的建模描述方式

3.1.1 结构化建模描述方式

3.1.2 数据流建模描述方式

3.1.3 行为建模描述方式

3.1.4 混合设计描述

3.2 Verilog HDL的抽象分层建模方式

3.2.1 系统级和算法级建模方式

3.2.2 寄存器传输级建模方式

3.2.3 门级建模方式

3.2.4 晶体管开关级建模方式

3.3 小结

习题3

第4章 有限状态机设计

4.1 FSM设计方法

4.1.1 使用FSM设计数字系统的优点

4.1.2 设计FSM的基本步骤

4.1.3 设计FSM的基本原则

4.1.4 FSM的Verilog代码编写方法

4.2 FSM设计实例

4.2.11001序列信号检测器设计

4.2.2 交通灯信号控制器设计

4.3 基于FPGA的数字系统设计原则和技巧

4.3.1 基本原则

4.3.2 设计技巧

4.4小结

习题4

第5章 Verilog 代码编写风格

5.1 命名规范

5.2 格式规范

5.3 RTL可综合代码编写规范

5.4 项目目录规范

5.5 常见错误

5.6 小结

习题5

第6章 逻辑验证与测试平台

6.1 测试平台的基本概念

6.1.1 什么是测试平台

6.1.2 测试平台模板

6.2 仿真激励的语法

6.2.1 initial语句和always语句施加激励

6.2.2 时钟信号的产生

6.2.3 复位信号

6.2.4 并行激励

6.2.5 循环激励

6.2.6 数组激励

6.2.7 强制激励

6.2.8 包含文件

6.2.9 文件的读写

6.2.10 矢量采样

6.2.11 矢量回放

6.2.12 Matlab

6.3 系统函数和系统任务

6.3.1 $display、$write和$strobe

6.3.2 系统任务$monitor

6.3.3 $fopen、$fclose、$fdisplay和$fmonitor

6.3.4 系统任务$readmemb和$readmemh

6.3.5 系统任务$finish和$stop

6.3.6 系统任务$random

6.3.7 系统函数$time和$realtime

6.3.8 值变转储文件

6.4 实例

6.5 小结

习题6

第7章 逻辑综合与静态时序分析

7.1 逻辑综合概述

7.1.1 什么是逻辑综合

7.1.2 逻辑综合的特点

7.1.3 逻辑综合的要求

7.2 逻辑综合流程和语法

7.3 逻辑综合实例

7.3.1 组合电路的综合（4位ALU的层次化综合）

7.3.2 时序电路的综合（数字跑表的综合）

7.4 门级网表的验证

7.4.1 ALU网表的门级仿真

7.4.2 跑表网表的门级仿真

7.5 形式验证

7.6 物理综合

7.7 静态时序分析

7.8 小结

习题7

第8章 Altera FPGA／CPLD器件及编程配置

8.1 可编程器件的历史和趋势

8.2 FPGA／CPLD器件结构

8.2.1 CPLD的基本结构

8.2.2 FPGA的基本结构

8.2.3 FPGA／CPLD的器件选型

8.3 Altera系列FPGA／CPLD器件

8.3.1 MAX各系列器件

8.3.2 Cyclone各系列器件

8.3.3 Arria各系列器件

8.3.4 Stratix各系列器件

8.4 编程配置

8.4.1 编程硬件

8.4.2 编程配置策略

8.4.3 下载电缆驱动程序安装指导

8.4.4 Quartus Ⅱ 9.0下的编程下载

8.5小结

习题8

第9章 数字电路与系统的设计实例

9.1 三层电梯控制器设计

9.1.1 模块划分

9.1.2 电梯控制模块

9.1.3 显示转换模块

9.1.4 分频模块

9.1.5 系统电路图

9.2 出租车计价器设计

9.2.1 系统分析和模块划分

9.2.2 速度调节模块

9.2.3 里程显示模块

9.2.4 金额显示模块

9.2.5 系统电路图

9.3 基于FPGA的电子点菜系统设计

9.3.1 系统分析和模块划分

9.3.2 输入控制模块

9.3.3 LCD显示模块

9.3.4 菜单存储模块

9.3.5 总价计算模块

9.3.6 LED显示模块

9.3.7 系统电路图

9.4 基于TRDB_LCM的液晶显示模块的应用

9.4.1 TRDB_LCM显示屏简介

9.4.2 TRDB_LCM显示屏的主要参数

9.4.3 模块划分

9.4.4 彩条显示模块

9.4.5 LCM配置模块

9.4.6 I2S控制器模块

9.4.7 LCM锁相环

9.5 维纳滤波器设计

9.5.1 维纳滤波算法原理

9.5.2 模块划分

9.5.3 滤波窗口模块

9.5.4 维纳滤波算法模块

9.5.5 联合测试平台

9.5.6 系统电路图

习题9

第10章 可编程片上系统

10.1 SOPC简介

10.1.1 SOPC开发流程

10.1.2 Nios Ⅱ处理器简介

10.1.3 Nios Ⅱ外设接口

10.1.4 Avalon总线

10.2 SOPC开发实例

10.3 SOPC设计的常见问题及解决方法

习题10

附录A 常用EDA软件使用指南

A1 ModelSim 6.0初学者使用指南

A1.1 ModelSim仿真功能简介

A1.2 初学者指南

A2 Quartus Ⅱ 9.0的使用

附录B DE2介绍

参考文献

本书按照Verilog数字系统设计的前端设计流程编写，从Verilog HDL语言、HDL编码指南、逻辑验证到测试平台，在此基础上对当前主流Altera FPGA/CPLD器件的应用进行介绍，并对片上可编程系统进行深入探讨。本书内容由浅入深，循序渐进，既容易入门，又能深入到集成电路设计领域。本书可作为电子、计算机等信息类专业高年级本科生及研究生的教材，也可以作为集成电路设计和FPGA开发工程师的技术参考书。