轻松学会FPGA设计与开发

第一章Verilog HDL设计入门1第一节Verilog HDL语言概述1第二节数字电路设计方法简介3一、布尔方程设计3二、原理图的设计3三、硬件描述语言3第三节Verilog HDL与VHDL对比4第四节Verilog HDL与C语言对比5第二章Verilog HDL基本语法9第一节Verilog HDL注释及格式9一、注释说明9二、书写格式9第二节Verilog HDL标识符9第三节关键字10第四节常量11一、数字常量11二、字符串13三、其他13第五节数据类型13一、线网类型14二、寄存器类型15三、参数型(parameter)16第六节运算符16一、算术运算符17二、等式运算符18三、关系运算符19四、逻辑运算符19五、移位运算符20六、位运算符20七、位拼接运算符22八、缩减运算符22九、条件运算符23十、赋值运算符23第七节运算符的优先级23第三章Verilog HDL基本语句25第一节连续赋值语句26一、缺省连续赋值26二、缺省线网声明26第二节单元块语句27一、顺序块beginend27二、forkjoin语句28第三节条件语句30一、ifelse语句30二、case语句32三、条件语句使用要点35第四节循环语句37一、forever语句37二、repeat语句37三、while语句38四、for语句38五、循环语句对比举例39第五节过程语句40一、always语句40二、initial语句42第四章Verilog HDL的模块化设计和描述方式44第一节Verilog HDL的模块结构44一、模块声明44二、Verilog HDL的模块例化45三、模块的使用要点46第二节Verilog HDL的描述方式概述47第三节结构描述47一、门级结构描述48二、单元模块例化的结构描述52三、UDP的结构描述53第四节数据流描述56第五节行为描述57第六节混合建模58第五章函数、任务和编译命令59第一节函数和任务59一、函数59二、任务60第二节任务和函数间的区别62第三节系统函数和系统任务62一、$display任务63二、$write任务64三、$monitor任务64四、$strobe任务64五、$stop任务65六、$finish任务65七、$readmemb与$readmemh任务65八、$random函数66九、$time函数66十、$realtime函数67十一、其他任务67十二、系统任务和系统函数的使用要点68第四节编译命令68一、'define68二、'undef70三、'ifdef、'else和'endif70四、'include70五、'timescale72第六章数字电路基础74第一节组合逻辑74一、组合逻辑电路概述74二、几种基本组合逻辑电路设计75三、几种常用组合电路设计80四、组合逻辑电路设计要点95第二节组合逻辑电路中的竞争冒险98一、竞争冒险98二、竞争冒险的产生98三、竞争冒险的避免98第三节时序逻辑99一、时序逻辑电路概述99二、几种基本时序电路设计99第四节时序逻辑电路中的建立时间和保持时间116第七章状态机118第一节状态机概述与分类118一、状态机概述118二、状态机分类118第二节状态机设计要点122一、有限状态机的设计流程122二、有限状态机的设计要点122三、状态机的描述方法124第八章仿真132第一节仿真概述132第二节Testbench133第三节仿真中的延时描述133一、延时的表示方法133二、路径延迟声明specify134第四节Testbench设计与使用要点134一、Testbench设计134二、Testbench使用要点137第五节仿真实例138一、 组合逻辑电路仿真实例138二、 时序电路仿真实例141第九章EDA的设计流程及设计工具145第一节EDA的设计实现流程145一、设计输入145二、综合146三、功能仿真146四、布局布线146五、时序仿真146六、编程下载146七、在线调试146八、板级测试146第二节EDA常用设计工具汇总147一、常用工具汇总一览表147二、HDL前端输入与系统管理软件147三、HDL逻辑综合软件148四、仿真软件148第三节推荐工具——文本编辑器gVim148一、gVim概述148二、下载和安装149三、gVim 7.3的界面和功能介绍150四、gVim常用快捷键和功能152第四节推荐工具——ModelSim仿真工具154一、ModelSim概述154二、安装154三、界面介绍——菜单栏155四、界面介绍——工具栏160五、界面介绍——工作区160六、界面介绍——控制台160七、仿真流程161第十章Verilog HDL设计经验166第一节数据类型定义规则166一、模块内部定义的变量数据类型定义规则166二、模块端口数据类型定义规则166第二节可综合的基础语法169一、可综合的Verilog HDL结构169二、可综合设计的要点170第三节ifelse与case语句的使用分析170第四节阻塞赋值与非阻塞赋值分析174一、“=”阻塞赋值174二、“第十一章Verilog设计实例198第一节语法练习实例198一、简单组合逻辑电路设计198二、简单时序电路设计199三、用always块设计组合逻辑电路199四、简单状态机设计200第二节Verilog HDL入门设计实例201一、点亮LED灯设计201二、闪烁LED灯设计202三、流水灯设计202四、按键控制不同灯的亮灭设计203五、有源蜂鸣器电路设计205六、数码管动态扫描显示设计206七、步进电机控制电路设计209八、数字秒表设计211九、抢答器设计216第三节Verilog HDL进阶设计实例225一、串口通信225二、红外遥控进阶实验设计237三、利用DS1302芯片进行电子表设计247四、利用18B20芯片进行简易温度计设计265参考文献286

《轻松学会FPGA设计与开发》 从FPGA开发入门和工程实践角度出发，深入浅出，使读者快速、全面地掌握FPGA的设计思路和设计细节。本书从FPGA开发入门和工程实践角度出发，深入浅出，逐步引导读者学习FPGA设计所需的基础理论基础和工具应用。书中针对Verilog HDL的基础语法进行了系统的介绍，对Verilog HDL中一些常接触并容易出错的概念进行了详细说明。同时，书中还介绍了在数字电路设计中常用的EDA工具，全书内容介绍深入浅出，结合作者多年来使用Verilog HDL的心得体会和积累，列举了丰富的设计实例，展现了许多仿真设计流程，全面总结和深入阐述了在Verilog HDL中一些设计技巧、设计理念，使读者快速、全面地掌握FPGA的设计思路和设计细节。本书适合广大电路设计开发人员阅读，也可作为相关专业师生的教材。