VHDL

插图目录表格目录 示例目录第1部分 VHDL代码编写 　第1章 绪言　　1.1 传统设计方法--原理图输入 　　1.2 硬件描述语言　　1.3 VHDL设计的结构　　1.4 VHDL设计内的元件实例化　　1.5 结构式、行为式与可综合VHDL设计　　　1.5.1 结构式VHDL描述 　　　1.5.2 行为式VHDL描述 　　　1.5.3 RTL级代码　　1.6 在VHDL设计中使用库声明　第2章 VHDL仿真与综合流程

插图目录表格目录 示例目录第1部分 VHDL代码编写 　第1章 绪言　　1.1 传统设计方法--原理图输入 　　1.2 硬件描述语言　　1.3 VHDL设计的结构　　1.4 VHDL设计内的元件实例化　　1.5 结构式、行为式与可综合VHDL设计　　　1.5.1 结构式VHDL描述 　　　1.5.2 行为式VHDL描述 　　　1.5.3 RTL级代码　　1.6 在VHDL设计中使用库声明　第2章 VHDL仿真与综合流程　第3章 基本逻辑元件的可综合代码　　3.1 与逻辑 　　3.2 或逻辑 　　3.3 非逻辑 　　3.4 与非逻辑 　　3.5 或非逻辑　　3.6 三态缓冲器逻辑　　3.7 复杂逻辑门 　　3.8 锁存器　　　3.8.1 避免代码中出现锁存器　　3.9 触发器 　　3.10 译码器 　　3.11 编码器　　3.12 多路选择器　　3.13 优先级编码器　　3.14 存储器单元　　3.15 加法器 　　3.16 元件推定 　第4章 信号与变量　　4.1 变量 　　4.2 信号　　4.3 采用信号和变量的时机 　　4.4 反馈信号的用法　第5章 复杂示例的可综合代码　　5.1 移位器　　5.2 计数器 　　5.3 存储器模块 　　5.4 汽车行驶控制器　第6章 设计可综合的流水式微控制器 　　6.1 定义指令集　　6.2 定义体系结构　　6.3 定义流水线　　6.4 定义流水式微控制器的微结构 　　　6.4.1 预译码功能块 　　　6.4.2 译码功能块 　　　6.4.3 寄存器堆功能块　　　6.4.4 执行功能块　　　6.4.5 整个微控制器芯片 第2部分 基于SYNOPSYS工具的逻辑综合 　第7章 设计中的时序因素　第8章 基于时序约束的VHDL综合　第9章 实例化GTECH库单元 　第10章 DesignWare库　第11章 综合中的可测试性问题 　第12章 FPGA综合 　第13章 综合与版图工序之间的联系 　第14章 实现有效综合应遵循的设计指导原则 附录A STD_LOGIC_1164库附录B 移位器综合结果附录C 计数器综合结果附录D 流水式微控制器综合结果 附录E 第6章微控制器示例综合出的EDIF文件 附录F 第6章微控制器示例综合出的SDF文件 词汇表 参考文献

本书的编写注重实践。60多个实用事例有助于读者学习如何编写超高速集成电路硬件描述语言（VHDL）源代码以及如何进行综合，并包括了许多测试平台仿真结果波形图。 　　示例从简到繁，从简单的VHDL源代码编写起步，随着内容的展开逐步介绍更加复杂的、更为现实的设计。本书还给出了综合结果及其改进措施，以帮助读者更为熟悉经验丰富的设计工程是如何去优化每一个综合出的设计对象。 本书还专门用了一整章的篇幅介绍如何完整地设计一个流水式微控制器：从体系结构定义、指令级定义、微结构实现直至其VHDL源代码及其测试平台源代码的编写，以及综合优化等内容。