FPGA/ASIC高性能数字系统设计

第1章 FPGAASIC设计方法概述

1.1 电子系统发展历史

1.2 高性能集成化设计

1.3 数字集成化设计流程

1.4 数字系统实现方法

1.5 集成化设计发展趋势

1.6 集成设计应用前景

习题

参考文献

第2章 Verilog硬件描述语言

2.1 基本概念

2.2 Verilog HDL基本结构

2.3 模块与声明

2.3.1 模块命名

2.3.2 信号命名

2.3.3 端口声明

2.3.4 变量声明

2.3.5 ‘include与’define

2.3.6 代码编写规范

2.4 数据类型与运算符

2.4.1 数字声明

2.4.2 数值逻辑

2.4.3 常量数据类型

2.4.4 数据类型

2.4.5 运算符和表达式

2.5 行为建模

2.5.1 行为描述模块

2.5.2 条件语句

2.5.3 循环语句

2.5.4 任务与函数

2.5.5 混合设计模式

2.5.6 测试激励

2.6 Verilog-2001设计规则

2.7 Verilog基本模块

2.7.1 组合逻辑

2.7.2 时序逻辑

2.8 本章小结

习题

参考文献

第3章 高性能电路设计

3.1 电路面积缩减

3.1.1 代码编写优化

3.1.2 条件语句处理

3.1.3 资源共享

3.1.4 时序电路的优化

3.2 高速电路设计

3.2.1 树形结构化设计

3.2.2 电路扇出

3.2.3 基于信号传播速度的处理

3.2.4 流水线设计

3.3 模块接口设计

3.3.1 数据流量

3.3.2 模块间的协议传输

3.4 复位信号与毛刺消除

3.4.1 复位信号

3.4.2 毛刺消除设计

习题

参考文献

第4章 运算单元与结构

4.1 数值计算

4.2 加法器

4.2.1 加法器

4.2.2 超前进位加法器

4.2.3 进位旁路加法器

4.2.4 进位选择加法器

4.3 乘法器

4.3.1 阵列乘法器

4.3.2 高速乘法器

4.4 数字信号处理

4.4.1 有限冲激响应滤波器

4.4.2 无限冲激响应滤波器

4.4.3 脉动阵列

4.5 有限域GF（2n运算

4.5.1 定义

4.5.2 有限域多项式

习题

参考文献

第5章 状态机与数据路径

5.1 有限状态机

5.1.1 基本概念

5.1.2 状态机分类

5.1.3 状态机描述方法

5.1.4 状态机的编码风格

5.1.5 可综合的FSM编码

5.1.6 状态机的优化

5.1.7 状态机容错和设计准则

5.2 数据路径

5.2.1 概述

5.2.2 时间调度与分配

5.2.3 数据路径设计实例

习题

参考文献

第6章 时序与时钟

6.1 时序电路

6.1.1 基本概念

6.1.2 稳态与亚稳态

6.1.3 时钟信号

6.1.4 时钟分布

6.1.5 电路延时

6.2 时钟域

6.2.1 同步与异步

6.2.2 异步电路通信

6.2.3 多时钟域复位问题

习题

参考文献

第7章 低功耗设计

7.1 基本原理

7.1.1 动态开关功耗

7.1.2 短路功耗

7.1.3 静态功率消耗

7.2 低功耗设计方法

7.2.1 系统级低功耗法

7.2.2 算法级低功耗法

7.2.3 结构级低功耗法

7.2.4 电路级低功耗法

7.2.5 泄漏功耗消减法

习题

参考文献

第8章 FPGA与可重构计算

8.1 可重构器件

8.1.1 可重构器件现状

8.1.2 可重构的分类

8.2 可重构电路结构

8.2.1 FPGA电路结构

8.2.2 动态可重构系统

8.2.3 专用可重构系统

参考文献

第9章 数字系统设计实例

9.1 AES加解密系统

9.1.1 AES算法概述

9.1.2 AES算法结构

9.1.3 芯片内部电路系统架构

9.1.4 芯片硬件描述语言设计

9.2 通信基带系统

9.2.1 无线通信系统

9.2.2 RFID基带设计

参考文献

第10章 FPGA设计方法

10.1 新建工程

10.2 新建代码

10.3 代码仿真

10.4 IP Core的使用

10.5 逻辑综合

10.6 配置实现

10.7 分析、报告

10.8 测试

参考文献

第11章 ASIC设计方法

11.1 ASIC定义及设计流程

11.2 逻辑综合

11.2.1 逻辑综合工具Design Compiler介绍

11.2.2 DC基本概念

11.2.3 DC设计流程

11.3 布局布线物理设计

11.3.1 FloorPlan

11.3.2 Timing Setup2

11.3.3 Placement2

11.3.5 CTS2

11.3.5 Route

11.3.6 DFM

11.4 版图验证、修正

11.4.1 版图验证

11.4.2 后仿真

11.4.3 流片

参考文献

《FPGA/ASIC高性能数字系统设计》是高性能数字集成系统设计的基础教材，作者从硬件描述语言Verilog HDL描述入手，重点阐述了高性能集成化数字电路的电路结构、面积优化、时序优化、速度优化、功耗优化和可重构设计等问题。《FPGA/ASIC高性能数字系统设计》还给出了复杂数字系统的两种实现方案FPGA/ASIC的具体实现方案。全书共分11章，主要包含复杂数字系统设计问题前瞻、Verilog HDL语言基础、电路结构优化、状态机及数据路径、时序/时钟域、低功耗、可重构设计及其具体FPGA/ASIC设计实现方法。《FPGA/ASIC高性能数字系统设计》通过大量设计实例讨论高性能设计思想和方法，同时，针对当前工业界人士的问题和需求，有的放矢地分析和解释了相关具体设计案例。
《FPGA/ASIC高性能数字系统设计》可作为普通高等院校、科研院所电子信息、通信工程、电气工程、计算机等相关专业的本科生和研究生教材，还可作为数字集成系统领域工程技术人员的参考书。

《FPGA/ASIC高性能数字系统设计》以讲解Verilog HDL语言为基础，并较深入地分析数字系统的工作原理，从集成化的视角重点讲述系统的结构优化、时序、速度、面积和功耗等物理性能的设计优化，通过对上述多重物理性能的折中分析，实现Verilog HDL描述方法的高级数字系统的设计方案。