Verilog HDL数字集成电路设计原理与应用

第1章 VerilogHDL数字集成电路设计方法概述

1.1 数字集成电路的发展和设计方法的演变

1.2 硬件描述语言

1.3 VerilogHDL的发展和国际标准

1.4 VerilogHDL和VHDL

1.5 VerilogHDL在数字集成电路设计中的优点

1.6 功能模块的可重用性

1.7 IP核和知识产权保护

1.8 VerilogHDL在数字集成电路设计流程中的作用

本章小结

思考题和习题

第2章 VerilogHDL基础知识

2.1 VerilogHDL的语言要素

2.1.1 空白符

第1章 VerilogHDL数字集成电路设计方法概述

1.1 数字集成电路的发展和设计方法的演变

1.2 硬件描述语言

1.3 VerilogHDL的发展和国际标准

1.4 VerilogHDL和VHDL

1.5 VerilogHDL在数字集成电路设计中的优点

1.6 功能模块的可重用性

1.7 IP核和知识产权保护

1.8 VerilogHDL在数字集成电路设计流程中的作用

本章小结

思考题和习题

第2章 VerilogHDL基础知识

2.1 VerilogHDL的语言要素

2.1.1 空白符

2.1.2 注释符

2.1.3 标识符和转义标识符

2.1.4 关键字

2.1.5 数值

2.2 数据类型

2.2.1 物理数据类型

2.2.2 连线型和寄存器型数据类型的声明

2.2.3 存储器型

2.2.4 抽象数据类型

2.3 运算符

2.3.1 算术运算符

2.3.2 关系运算符

2.3.3 相等关系运算符

2.3.4 逻辑运算符

2.3.5 按位运算符

2.3.6 归约运算符

2.3.7 移位运算符

2.3.8 条件运算符

2.3.9 连接和复制运算符

2.4 模块

2.4.1 模块的基本概念

2.4.2 端口

本章小结

思考题和习题

第3章 VerilogHDL程序设计语句和描述方式

3.1 数据流建模

3.2 行为级建模

3.2.1 过程语句

3.2.2 语句块

3.2.3 过程赋值语句

3.2.4 连续赋值语句

3.2.5 条件分支语句

3.2.6 循环语句

3.3 结构化建模

3.3.1 模块级建模

3.3.2 门级建模

3.3.3 开关级建模

本章小结

思考题和习题

第4章 VeriIogHDL数字逻辑电路设计方法

4.1 verilogHDL语言的设计思想和可综合特性

4.2 组合电路的设计

4.2.1 数字加法器

4.2.2 数据比较器

4.2.3 数据选择器

4.2.4 数字编码器

4.2.5 数字译码器

4.2.6 奇偶校验器

4.3 时序电路的设计

4.3.1 触发器

4.3.2 计数器

4.3.3 移位寄存器

4.3.4 序列信号发生器

4.4 有限同步状态机

本章小结

……

参考文献

本书系统地对Vefilog
HDL语法和程序设计进行了介绍，明确了数字可综合逻辑设计和测试仿真程序设计在VetilogHDL语言中的不同，通过对典型的组合逻辑电路、时序逻辑电路和测试程序的设计举例，较为完整地说明了
VefilogHDL语言在数字集成电路中的使用方法。 全书共8章，主要内容包括硬件描述语言和Venlog HDL概述， Vefilog
HDL的基本语法，Vetilog HDL程序设计语句和描述方式，Venlog HDL对组合逻辑和时序逻辑的设计和举例，Vedlog
HDL集成电路测试程序和测试方法，较为复杂的数字电路和系统的设计例，数字集成电路中 Vefilog
HDL的EDA工具和使用，以及对Venlog HDL发展的分析等。
　　本书可作为电子信息类相关专业本科生和研究生的教材，也可作为数字集成电路设计工程师的参考书。