Xilinx FPGA应用进阶

第1章 Xilinx FPGA发展和应用11．1 可编程器件现状和发展简介11．1．1 可编程器件的特点与应用11．1．2 可编程器件厂家介绍21．1．3 可编程器件发展趋势41．2 Xilinx FPGA简介41．2．1 Xilinx FPGA产品介绍41．2．2 Xilinx Virtex-6系列FPGA61．3 基于IP Core的FPGA设计71．3．1 IP Core分类81．3．2 AXI总线协议在Xilinx IP核中的应用91．3．3 基于IP Core的FPGA设计流程121．4 FPGA在通信领域的应用优势151．4．1 FPGA在通信领域的技术优势151．4．2 Xilinx FPGA的IP核群151．5 NetFPGA板卡的应用基础161．5．1 NetFPGA-1G板卡介绍161．5．2 NetFPGA-10G板卡介绍171．5．3 大学生信息安全竞赛与NetFPGA181．6 本章小结18第2章 Xilinx FPGA时钟资源详述192．1 Xilinx FPGA时钟资源192．1．1 Xilinx FPGA时钟资源分类192．1．2 Xilinx FPGA时钟管理器说明202．2 Xilinx FPGA时钟详述212．2．1 时钟相关的基本概念212．2．2 全局时钟资源介绍232．2．3 区域时钟322．3 Virtex-5 DCM介绍与使用说明382．3．1 DCM功能和结构392．3．2 DCM生成演示过程462．3．3 DCM IP核时序仿真522．4 Virtex-5 PLL介绍与使用说明532．4．1 PLL内部结构和功能说明532．4．2 PLL生成演示过程582．4．3 PLL IP核时序仿真632．5 Virtex-6 MMCM介绍与使用说明642．5．1 MMCM功能和结构简介652．5．2 MMCM生成演示过程732．5．3 MMCM IP核时序仿真792．6 本章小结79第3章 Block RAM核的功能简介和应用说明803．1 Xilinx FPGA器件内部存储资源介绍803．1．1 基于Block RAM的IP核简介803．1．2 Block RAM与DRAM的区别843．2 Virtex-6 Block RAM内部结构详细说明843．2．1 Block RAM接口介绍843．2．2 Block RAM写属性介绍873．3 ROM核生成实例详解883．3．1 ROM核生成演示883．3．2 coe文件解释说明933．3．3 ROM接口信号时序图953．4 RAM IP核生成实例详解963．4．1 RAM IP核生成演示963．4．2 RAM接口信号时序图1013．5 FIFO IP核生成实例详解1013．5．1 FIFO IP核生成演示1013．5．2 FIFO接口信号时序图1073．5．3 FIFO生成命名规范1083．6 CAM IP核生成实例详解1093．6．1 TCAM器件的相关知识1093．6．2 CAM IP核简介1113．6．3 CAM IP接口信号说明1133．6．4 CAM核工作模式1163．6．5 CAM IP核生成演示1213．6．6 CAM IP接口信号时序图1253．7 本章小结126第4章 TEMAC核的功能和应用介绍1274．1 以太网技术介绍1274．1．1 以太网的发展演进1274．1．2 以太网协议规范介绍1294．2 Xilinx千兆以太网解决方案1314．2．1 千兆以太网IP核简介1324．2．2 TEMAC核的典型应用1324．2．3 TEMAC核开发优势1334．3 TEMAC核结构介绍1334．3．1 TEMAC整体结构1344．3．2 嵌入式以太网MAC功能简介1354．4 用户接口信号详述1374．4．1 用户发送接口功能和信号介绍1384．4．2 用户接收接口功能和信号介绍1404．5 AXI4-Lite接口信号1454．5．1 AXI4-Lite接口信号说明1454．5．2 基于AXI4-Lite接口的读过程1454．5．3 基于AXI4-Lite接口的写过程1474．5．4 MAC地址/帧内容过滤1484．5．5 基于AXI4-Lite接口的相关配置和管理1504．6 MDIO配置接口1504．6．1 MDIO接口简介1504．6．2 MDIO接口信号定义1514．6．3 TEMAC核中的MDIO控制1524．7 物理接口说明1534．7．1 MII接口分析1544．7．2 GMII/RGMII接口分析1544．7．3 SGMII/1000 Base-X接口分析1554．8 TEMAC核的生成和仿真实验1564．8．1 TEMAC核的生成1564．8．2 建立TEMAC核仿真工程1644．8．3 TEMAC仿真实验说明1664．9 本章小结170第5章 LVDS技术规范及其应用1715．1 LVDS接口标准和规范1715．1．1 LVDS技术规范简介1715．1．2 LVDS典型电路简介1725．2 LVDS源同步传输方案1745．2．1 源同步接口介绍1745．2．2 源同步偏斜分析1755．2．3 去偏斜解决方案1755．3 OIF-SPI4-02．10接口标准1775．3．1 SPI-4．2接口简介1775．3．2 SPI-4．2接口信号和功能描述1785．4 IODELAYE1 IP核说明1835．4．1 IODELAYE1概述1835．4．2 IODELAYE1接口信号和参数1845．4．3 IODELAYE1延迟控制时序1875．4．4 IDELAYCTRL的介绍1885．5 ISERDESE1 IP核说明1895．5．1 ISERDESE1接口和功能概述1895．5．2 ISERDESE1的接口信号和属性1905．5．3 BITSLIP子模块说明1945．6 OSERDES IP核说明1965．6．1 OSERDES结构概述1965．6．2 OSERDES接口信号和属性1975．6．3 OSERDES接口信号时序2005．7 动态相位调整解决方案2025．7．1 DPA实现方案概述2025．7．2 DPA实现简介2035．8 本章小结206第6章 Xilinx DDR3存储器接口解决方案2076．1 DDR3 SDRAM存储器概述2076．1．1 DDR3 SDRAM相关名词解释2086．1．2 DDR3 SDRAM存储器操作流程2136．1．3 DDR3 SDRAM引脚介绍2146．2 DDR3控制器IP核主要模块描述2156．2．1 用户接口模块2176．2．2 存储器控制模块2216．2．3 PHY模块2236．3 DDR3 IP核接口操作2306．3．1 用户接口操作2316．3．2 读延迟2366．4 DDR3控制器IP核的例化2366．4．1 选择MIG工具2366．4．2 DDR3控制器的生成2416．4．3 DDR3控制器IP核生成文件说明2536．4．4 UCF文件校验及规则2546．5 DDR3控制器IP核的约束2596．5．1 时序约束2596．5．2 I/O引脚约束2606．6 DDR3控制器IP核的仿真模型2616．6．1 流量生成器2626．6．2 存储器初始化和流量测试2676．6．3 仿真调试2686．7 本章小结274

本书系统讲解通信网络领域Xilinx FPGA内部的IP硬核。以流行的Xilinx Virtex-6型号芯片举例，涵盖Xilinx FPGA在通信领域主流的IP核，阐述Xilinx FPGA时钟资源和DCM、PLL和MMCM时钟管理器的特性和使用方法；介绍基于Block RAM资源生成ROM、RAM、FIFO和CAM核的使用过程。阐述TEMAC核背景知识、内部结构、接口时序和配置参数，给出生成实例；介绍LVDS技术规范、源同步实现方案和去偏移技术，讲解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；阐述Xilinx FPGA DDR3控制器IP核的结构组成、模块划分、接口信号和物理约束等。【作者简介】2010.09-至今 解放军信息工程大学 信息技术研究所 讲师先后参与参加国家863重大项目“新一代高可信网络”之子课题“可重构路由器构件组研制”（编号2008AA01A323），负责可重构路由硬件构件的设计开发；参加国家863重大项目“新一代高可信网络”之子课题“可重构柔性试验网组网设备工程化实施”（编号2009AA01A334），负责可重构服务承载网的构建方法研究；参加国家863重大项目“三网融合”演进技术与系统研究”之子课题“面向”三网融合”的统一安全管控网络”，负责融合网络环境中视频业务的防篡改防插播硬件实现技术；目前参与973项目“可重构信息通信基础网络体系研究”（编号2012CB315900），负责可重构信息通信基础网络体系中的宏电路硬件实现。