Verilog数字系统设计教程

第一部分 初级篇

第一讲 Verilog的基本知识

1.1 硬件描述语言HDL

1.2 Verilog HDL的历史

1.3 Verilog HDL和VHDL的比较

1.4 Verilog 目前的应用情况和适用的设计

1.5 采用Verilog HDL设计复杂数字电路的优点

1.6 Verilog HDL的设计流程简介

1.7 小结

思考题

第二讲 Verilog语法的基本概念

概述

2.1 Verilog模块的基本概念

2.2 Verilog用于模块的测试

2.3 小结

思考题

第三讲 常用Verilog语法之一

概述

3.1 模块的结构

3.2 数据类型及其常量及变量

3.3 运算符及表达式

思考题

第四讲 常用Verilog语法之二

概述

4.1 逻辑运算符

4.2 关系运算符

4.3 等式运算符

4.4 移位运算符

4.5 位拼接运算符

4.6 缩减运算符

4.7 优先级别

4.8 关 键 词

4.9 赋值语句和块语句

4.10 小结

思考题

第五讲 常用Verilog语法之三

概述

5.1 条件语句

5.2 循环语句

5.3 小结

思考题

第六讲 常用Verilog语法之四

概述

6.1 结构说明语句

6.2 task和function说明语句

6.3 系统函数和任务

6.4 小结

思考题

第七讲 常用Verilog语法之五

概述

7.1 系统任务$monitor

7.2 时间度量系统函数$time

7.3 系统任务$finish

7.4 系统任务$stop

7.5 系统任务$readmemb和$readmemh

7.6 系统任务 $random

7.7 编译预处理

7.8 小结

思考题

第八讲 常用Verilog语法总结

概述

总结

第二部分 中级篇

第一讲 Verilog HDL模型的不同抽象级别

概述

1.1 门级结构描述

1.2 Verilog HDL的行为描述建模

1.3 用户定义的原语

1.4 小结

思考题

第二讲 如何编写和验证简单的纯组合逻辑模块

概述

2.1 加法器

2.2 乘法器

2.3 比较器

2.4 多路器

2.5 总线和总线操作

2.6 流水线

小结

思考题

第三讲 复杂数字系统的构成

概述

3.1 运算部件和数据流动的控制逻辑

3.2 在Verilog HDL设计中启用同步时序逻辑

思考题

第四讲 同步状态机的原理、结构和设计

概述

4.1 状态机的结构

4.2 Mealy状态机和Moore状态机的不同点

4.3 如何用Verilog来描述可综合的状态机

思考题

第五讲 设计可综合的状态机的指导原则

概述

5.1 用Verilog HDL语言设计可综合的状态机的指导原则

5.2 典型的状态机实例

5.3 综合的一般原则

5.4 语言指导原则

5.5 可综合风格的Verilog HDL模块实例

5.6 状态机的置位与复位

小结

思考题

第六讲 深入理解阻塞和非阻塞赋值的不同

概述

6.1 深入理解阻塞和非阻塞赋值的不同

6.2 Verilog模块编程要点

6.3 Verilog的层次化事件队列

6.4 自触发always块

6.5 移位寄存器模型

6.6 阻塞赋值及一些简单的例子

6.7 时序反馈移位寄存器建模

6.8 组合逻辑建模时应使用阻塞赋值

6.9 时序和组合的混合逻辑——使用非阻塞赋值

6.10 其他阻塞和非阻塞混合使用的原则

6.11 对同一变量进行多次赋值

6.12 常见的对于非阻塞赋值的误解

6.13 小结

思考题

第七讲 较复杂时序逻辑电路设计实践

概述

总结

思考题

第八讲 I2C总线接口模块的设计

概述

总结

思考题

第九讲 简化的 RISC_CPU设计

概述

9.1 课题的来由和设计环境介绍

9.2 什么是CPU

9.3 RISC_CPU结构

9.4 RISC_CPU 操作和时序

9.5 RISC_CPU寻址方式和指令系统

9.6 RISC_CPU模块的调试

小结

思考题

第十讲 虚拟器件、虚拟接口模型及其在大型数字系统设计中的作用

概述

10.1 软核和硬核、宏单元及虚拟器件和接口

10.2 虚拟器件和虚拟接口模块的供应商

10.3 虚拟模块的设计

10.4 虚拟接口模块的实例

小结

思考题

第三部分 实践篇

设计示范和上机习题概述

练习一 简单的组合逻辑设计

练习二 简单分频时序逻辑电路的设计

练习三 利用条件语句实现计数分频时序电路

练习四 阻塞赋值与非阻塞赋值的区别

练习五 用always块实现较复杂的组合逻辑电路

练习六 在Verilog HDL中使用函数

练习七 在Verilog HDL中使用任务（task）

练习八 利用有限状态机进行时序逻辑的设计

练习九 利用状态机实现比较复杂的接口设计

练习十 通过模块实例调用实现大型系统的设计

练习十一 简单卷积器的设计

练习十二 利用SRAM设计一个FIFO

第四部分 语法篇

关于Verilog HDL的说明

一、关于 IEEE 1364标准

二、Verilog简介

三、语法总结

四、编写Verilog HDL源代码的标准

五、设计流程

Verilog硬件描述语言参考手册

一、Verilog HDL语句与常用标志符（按字母顺序排列）

二、系统任务和函数（System task and function）

三、常用系统任务和函数的详细使用说明

四、Command Line Options 命令行的可选项

《Verilog数字系统设计教程》可作为电子工程类、自动控制类、计算机类的大学本科高年级及研究生教学用书，亦可供其他工程人员自学与参考。 本书讲述了自20世纪90年代开始在美国和其他先进的工业国家逐步推广的利用硬件描述语言（Verilog HDL）建模、仿真和综合的设计复杂数字逻辑电路与系统的方法和技术。本书从算法和计算的基本概念出发，把复杂的算法逐步分解成简单的操作步骤，讲述最终如何由硬线逻辑电路来实现复杂的数字逻辑系统。　　全书共分四部分，另加一个附录。第一部分为初级篇，共8讲；第二部分为中级篇，共10讲；第三部分为实践篇，共12个实验例选。最后一部分是 Verilog 硬件描述语言参考手册，即语法篇，供学习、查询之用。　　书中突破传统的章节结构，以“学时”为单位，以“讲授”为形式，将Verilog HDL知识由浅入深、由简单到复杂、由典型到一般的循序渐进方法，一步步地传授给读者，使大学电子类及计算机工程类本科及研究生，以及相关领域的设计工程人员可以从中掌握Verilog HDL技术，把我国的IC设计、复杂数字系统设计推向一个全新的高度。　　本书可作为电子工程类、自动控制类、计算机类的大学本科高年级及研究生教学用书，亦可供其他工程人员自学与参考。